FPGA

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理解 USRP 上 FPGA 是如何工作是 GNU Radio 用户最重要的部分。正如下图所示，所有的 ADCs 和 DACs 都同 FPGA 相连。FPGA 是 USRP 的核心关键。它基本功能是实现对数字宽频信号处理的算法，压缩数据速率以迎合 USB2.0 传输的要求。FPGA 同 USB2 的接口芯片（Cypress FX2）相连。所有的一切（FPGA 内部电路逻辑和 USB 控制器）都可通过 USB2 总线进行编程控制。

标准的 FPGA 配置包含由四阶级联积分梳状滤波器（CIC filters）构成的数字下变频。级联积分梳状滤波器（CIC filters)是仅仅利用加法器和延时器（寄存器）来构成的高效滤波器。鉴于频谱整形和带外信号抑制的需求，完整的数字下变频（DDC）的过程是利用抽头系数为 31 的半带滤波器（31 Tap HBF）与联积分梳状滤波器（CIC Filter）级联在一起完成的。 标准的 FPGA 配置包含两个完整的数字下变频器。同时还有另一种配置是包含四个不带半带滤波器的数字下变频器，它可用来接收独立的1，2 或4路输入信号的。

在由四个 DDC 构成的构建中，接收链路（RX path）有四个 ADCs 和 四个 DDCs。每个 DDC 有两个输入：I 和 Q。四个 ADCs 中的任何一个都可被连接到四个 DDCs 的两个输入 I 或 Q 中任何一个中去。这使得 ADCs 采样数据流具有多通道选择功能。

数字下变频 DDC 工作原理如下，首先，变换信号从中频（IF）到基频。其次，它抽取（decimate）信号使得其速率迎合 USB2 ，同时也符合计算机的处理速度。复合输入信号（IF）通过同不同次幂的恒定频率相乘。其结果产生仍就复合但中心频率为零的信号（基频）。然后对信号进行系数为 N 的抽取。

抽取转换器（Decimator）可被理解为是低通滤波器加采样降频器。假设抽取系数是N，从数字频谱特性观察，低通滤波器所选择的带宽是 [-Fs/N, Fs/N]，所谓使采样率降低就是把频谱从[-Fs, Fs] 降到 [-Fs/N, Fs/N]。因此可以说，把数字信号的带宽通过系数 N（抽取）变窄。

言及带宽的概念，通过 USB 系统可以支持 32MB/sec。所有通过 USB 接口的采样信号是以 IQ 形式的 16 位的带符号的整数，或者说是 16 位 I 和 16 位 Q（复合），也就是 4 字节长的复合采样信号。这使得每秒通过 USB 可达 8Mega 复合采样（每 sec/4 Byte 内通过 32 MByte ）。 因为采用复合（信号）处理，根据 Nyquist 定律，系统提供的最大频带可达 8 MHz。当然，可以选取抽取系数来实现更窄的带宽。比如，设计一个 FM 接收机，FM 的带宽一般是 200 KHz。因此，选取一个系数为 250 的抽取。这样通过 USB的数据速率便是 64MHz/250 = 256 KHz，这对 200 KHz 带宽的要求能够很好的满足而且不丢失任何频谱信息。抽取速率范围是 [8, 256]。复合 I/Q 信号通过 USB 进入计算机中，那便是软件世界了。

值得注意的是多信道（最多四个通道）信号是信道交织复接的。比如，对于这四个信道，通过 USB 传输的顺序是 I0 Q0 I1 Q1 I2 Q2 I3 Q3 I0 Q0 I1 Q1, …诸如此类。在复合接收链路（1，2，或 4）中，所有的输入信道必须是相同的数据速率（比如：相同的抽取速率）。

发射链路除流向相反外，故事情节基本相同。基带 I/Q 复合信号传送到 USRP 板。数字上变频（DUC）将信号内插（interpolate）上变频至中频 IF 而后送往 DAC 部分。

   

发射端的数字上变频（DUC）实际上是包含在 AD9862 CODEC 芯片中，而非 FPGA （如上图所示）。FPGA 的处理发射信号的模块仅仅是 CIC 内插转换器。内插转换器的输出可被链路到四个 CODEC 的任一输入。

在多信道 TX 链路（1 或 2）中所有的输出信道必须是相同的数据处理速度（比如：相同的内插速率）。但值得注意的是发射（TX）的速率可以同接收（RX）速率相异。

USRP 可全双工模式工作。在这种情况下，发射和接收是完全独立的。唯一要考虑的是 USB 32 Megabyte/s 的速率（双工复合后数据的）能力。

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